Difference between revisions of "Korean"
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| − | + | = 반도체 물리적 설계 관련 용어사전 = | |
| + | Naehyuck Chang 장래혁 <naehyuck(a)elpl.snu.ac.kr>, Younghyun Kim 김용현 <yhkim(a)elpl.snu.ac.kr>, Soonhoi Ha 하순회 <sha(a)snu.ac.kr>, Taewhan Kim 김태환 <tkim(a)ssl.snu.ac.kr>, Myung-Chul Kim 김명철 <mckima(a)umich.edu> | ||
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| − | ! English terms !! | + | ! English terms !! 한국어 용어 |
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| acceptance criterion || 인정 기준 | | acceptance criterion || 인정 기준 | ||
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| conductor || 도체 | | conductor || 도체 | ||
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| − | | congestion || | + | | congestion || 밀집도 |
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| − | | congestion-driven || | + | | congestion-driven || 밀집도-주도의 |
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| conjugate gradients || 켤레 구배법 | | conjugate gradients || 켤레 구배법 | ||
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| FIFO (first-in first-out) || 선입선출 | | FIFO (first-in first-out) || 선입선출 | ||
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| − | | FPGA (field-programmable gate array), PLD (programmable logic device) || | + | | FPGA (field-programmable gate array), PLD (programmable logic device) || 필드 프로그래머블 게이트 어레이, 설계 가능 논리 소자 |
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| − | | full-chip routing || 칩-전체 | + | | full-chip routing || 칩-전체 배선 |
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| grid || 격자 | | grid || 격자 | ||
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| negligible || 무시할 정도의 | | negligible || 무시할 정도의 | ||
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| − | | negotiated congestion routing || 협상된 | + | | negotiated congestion routing || 협상된 밀집도 배선 |
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| netlist || 넷리스트 | | netlist || 넷리스트 | ||
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| overlap || 겹치다 | | overlap || 겹치다 | ||
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| − | | over-the-cell routing || 셀 위로의 | + | | over-the-cell routing || 셀 위로의 배선 |
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| pad || 패드 | | pad || 패드 | ||
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| partial derivative || 부분 미분 | | partial derivative || 부분 미분 | ||
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| − | | pass (in algorithms) || | + | | pass (in algorithms) || 단계 (패스) |
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| path || 경로 | | path || 경로 | ||
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| pattern || 패턴 | | pattern || 패턴 | ||
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| − | | pattern routing || 패턴 | + | | pattern routing || 패턴 배선 |
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| partition || 분할 | | partition || 분할 | ||
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| resolution enhancement technique (RET) || 해상도 향상 기법 | | resolution enhancement technique (RET) || 해상도 향상 기법 | ||
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| − | | rip-up and reroute || 해체후 | + | | rip-up and reroute || 해체후 재배선 |
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| − | | routing || | + | | routing || 배선 |
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| − | | routing congestion || | + | | routing congestion || 배선 밀집도 |
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| − | | routing pitch || | + | | routing pitch || 배선 피치 |
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| − | | routing track || | + | | routing track || 배선 트랙 |
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| row-based layout || 행-기반 레이아웃 | | row-based layout || 행-기반 레이아웃 | ||
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| semiconductor wafer || 반도체 웨이퍼 | | semiconductor wafer || 반도체 웨이퍼 | ||
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| − | | sequential circuit || | + | | sequential circuit || 순차회로 |
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| set || 집합 | | set || 집합 | ||
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| sizing || 크기조정 | | sizing || 크기조정 | ||
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| − | | snaking || | + | | snaking || 스네이킹 |
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| soft block || 소프트 블록 | | soft block || 소프트 블록 | ||
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| timing slack || 타이밍 여유분 | | timing slack || 타이밍 여유분 | ||
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| − | | timing-driven placement/routing || 타이밍 주도의 배치/ | + | | timing-driven placement/routing || 타이밍 주도의 배치/배선 |
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| top-down || 하향식 | | top-down || 하향식 | ||
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| traversal || 순회 | | traversal || 순회 | ||
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| − | | trial placement/routing || 배치/ | + | | trial placement/routing || 배치/배선 시도 |
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| try || 시도(하다) | | try || 시도(하다) | ||
Latest revision as of 09:34, 8 August 2013
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반도체 물리적 설계 관련 용어사전
Naehyuck Chang 장래혁 <naehyuck(a)elpl.snu.ac.kr>, Younghyun Kim 김용현 <yhkim(a)elpl.snu.ac.kr>, Soonhoi Ha 하순회 <sha(a)snu.ac.kr>, Taewhan Kim 김태환 <tkim(a)ssl.snu.ac.kr>, Myung-Chul Kim 김명철 <mckima(a)umich.edu>
| English terms | 한국어 용어 |
|---|---|
| acceptance criterion | 인정 기준 |
| actual arrival time (AAT) | 실제 도착시간 |
| adjacent | 인접한 |
| admissible function | 허용 함수 |
| alignment | 정렬 |
| aspect ratio | 형상비 |
| ASIC (application-specific integrated circuit) | 주문형반도체 |
| bidirectional | 양방향의 |
| big-oh | 빅오 |
| bipartite graph | 이분 그래프 |
| bottleneck | 병목 |
| bottom-up | 상향식 |
| bounding box | 바운딩 박스 |
| breadth-first search (BFS) | 넓이 우선 탐색 |
| buffer insertion, buffering | 버퍼 삽임, 버퍼링 |
| capacitive load | 정전 용량 부하 |
| capacity | 정전 용량 |
| capacitance (capacitive) shielding | 정전기 가리기 |
| channel | 채널 |
| chip die | 칩다이 |
| clique | 크릭 |
| clock cycle, period | 클락 사이클, 주기 |
| clock tree | 클락 트리 |
| clock skew | 클락 스큐 |
| CMOS (complementary metal oxide semiconductor) | 상보형금속산화반도체 |
| combinational circuit | 조합 회로 |
| combinatorial optimization | 조합 최적화 |
| communication | 통신 |
| conditioning number | 조건 수치 |
| conductor | 도체 |
| congestion | 밀집도 |
| congestion-driven | 밀집도-주도의 |
| conjugate gradients | 켤레 구배법 |
| constraint | 제약조건 |
| converter | 변환기 |
| convex | 볼록 |
| correction | 교정 |
| coupling capacitance | 커플링 정전용량 |
| critical | 심각한, 임계 |
| crosstalk noise | 누화 잡음 |
| current | 전류 |
| curve | 곡선 |
| data point (in a data set) | 데이터 포인트 |
| delay budgeting | 지연시간 허용량 |
| delay (fall delay / rise delay) | 지연시간 (신호 하강 지연시간 / 신호 상승 지연시간) |
| density | 밀도 |
| depth-first search (DFS) | 깊이-우선 탐색 |
| derivative | 미분 |
| design flow | 설계 흐름 |
| design productivity crisis | 설계 생산성 위기 |
| design rule | 설계 규칙 |
| diamond | 다이아몬드 |
| die | 다이 |
| digital | 디지털 |
| directed graph | 방향성 그래프 |
| distribution | 배분 |
| detour | 우회 |
| driver | 구동기 |
| driven (sink, pin) | 구동된 |
| dogleg | 도그레그 |
| downsizing | 크기 줄이기 |
| downstream | 다운스트림 |
| EDA (electronic design automation) | 전자설계 자동화 |
| edge | 간선 |
| embedding | 내포된 |
| engine | 엔진 |
| estimate | 예측하다 |
| evenly | 균일하게 |
| evidence | 증거 |
| excessive | 과도한 |
| exhaustive enumeration | 완결 열거 |
| gain | 이익 |
| gate | 게이트 |
| gate array | 게이트 배열 |
| gate sizing | 게이트 크기조절 |
| ground | 접지 |
| fab, fabrication | 팹, 제작 |
| fake | 가짜의 |
| fanin | 팬인 |
| fanout | 팬아웃 |
| feedthrough cell | 관통 셀 |
| fixed die | 고정 다이 |
| flip-flop | 플립플롭 |
| floorplanning | 플로우플랜 |
| floorplan sizing | 프로우플랜 크기조절 |
| flow | 흐름 |
| force-directed | 힘균형에 의한 |
| FIFO (first-in first-out) | 선입선출 |
| FPGA (field-programmable gate array), PLD (programmable logic device) | 필드 프로그래머블 게이트 어레이, 설계 가능 논리 소자 |
| full-chip routing | 칩-전체 배선 |
| grid | 격자 |
| hard block | 하드 블록 |
| hardware | 하드웨어 |
| height | 높이 |
| hill-climbing (an optimization approach) | 언덕오르기 |
| hold constraints | 홀드 제약 조건 |
| HPWL | 주위 둘레 반의 선 길이 |
| IC layout | 집적회로 레이아웃 |
| inaccuracy | 부정확 |
| increase | 증가 |
| intersect | 가로자르다 |
| insulator | 절연체 |
| interconnect | 연결선 |
| intrinsic delay | 고유 지연시간 |
| ITRS (the International Technology Roadmap for Semiconductors) | 반도체의 국제 기술 로드맵 |
| layer assignment (for a route) | 층 배정 |
| layout optimizations | 레이아웃 최적화들 |
| latch | 래치 |
| layout | 레이아웃 |
| leakage | 누설 |
| length | 길이 |
| light | 경량의 |
| lock | 잠금 |
| longest path | 가장 긴 경로 |
| lookup table | 참조표 |
| loop | 순환 |
| Manhattan distance, L1-distance | 맨해턴-기반 거리, L1-기반 거리 |
| mask (photomask) | 마스크(포토마스크) |
| mask generation | 마스크 생성 |
| matching | 매칭 |
| merge | 합치다 |
| mesh | 그물구조 |
| method of means and medians | 평균과 중간값에 의한 방법 |
| min-cut placement | 최소컷 배치 |
| minimum least squares | 최소 |
| move-based optimization | 이주-기반 최적화 |
| move gain | 이주 이익 |
| multistage optimization | 다단계 최적화 |
| negligible | 무시할 정도의 |
| negotiated congestion routing | 협상된 밀집도 배선 |
| netlist | 넷리스트 |
| netlist restructuring | 넷리스트 재구성하기 |
| network | 네트워크 |
| noise | 잡음 |
| nonintersecting routes | 교차하지 않는 경로 |
| nonoverlapping blocks | 겹치지 않는 블록들 |
| nonslicing floorplan | 비슬라이싱 플로어플랜 |
| nonuniform | 불균일의 |
| offset | 옵셋 |
| ordering | 순서 정하기 |
| overlap | 겹치다 |
| over-the-cell routing | 셀 위로의 배선 |
| pad | 패드 |
| partial derivative | 부분 미분 |
| pass (in algorithms) | 단계 (패스) |
| path | 경로 |
| pattern | 패턴 |
| pattern routing | 패턴 배선 |
| partition | 분할 |
| PCB (printed circuit board) | 인쇄회로기판 |
| performance constraints | 성능제약조건들 |
| performance optimization | 수행능력 최적화, 성능 최적화 |
| per-unit resistance (capacitance) | 단위 저항 (전하) (전하용량) |
| pin | 핀 |
| pin assignment | 핀 배정 |
| pin ordering | 핀 순서 정하기 |
| placement | 배치 |
| primary inputs (outputs) | 주요 입력들 (출력들) |
| pole | 극, 폴 |
| polygon | 다각형 |
| power | 전력 |
| power consumption | 전력 소비 |
| power network | 전원 네트워크 |
| process variation | 공정 변이 |
| proximity | 근접 |
| queue | 큐 |
| rectangle | 사각형 |
| reduce | 줄이다 |
| refinement (of a clustered graph) (different from partition refinement) | 세밀화 |
| remove | 제거하다 |
| restructuring | 재구성하기 |
| repeater | 리피터 |
| required arrival time (RAT) | 요구도착시간, 도착 요구시간 |
| reset | 재설정, 리셋, 초기화 |
| resistance | 저항 |
| resolution enhancement technique (RET) | 해상도 향상 기법 |
| rip-up and reroute | 해체후 재배선 |
| routing | 배선 |
| routing congestion | 배선 밀집도 |
| routing pitch | 배선 피치 |
| routing track | 배선 트랙 |
| row-based layout | 행-기반 레이아웃 |
| runtime | 수행시간 |
| scale | 규모 |
| schedule | 스케쥴 |
| segment | 부분, 세그먼트, 분절 |
| semiconductor wafer | 반도체 웨이퍼 |
| sequential circuit | 순차회로 |
| set | 집합 |
| setup constraints | 셋업 제약조건 |
| shallow | 얕은 |
| shape | 형태 |
| short-circuit | 단락 |
| shortest-path tree | 최단경로 트리 |
| signal net | 신호 선 |
| signal integrity | 신호 무결성 |
| signoff | 사인오프 |
| skew | 어긋남 |
| slew rate | 증가속도 |
| slicing floorplan | 슬라이싱 플로어플랜 |
| simulated annealing | 모의 담금질 |
| single-trunk tree | 단일-줄기 트리 |
| sizing | 크기조정 |
| snaking | 스네이킹 |
| soft block | 소프트 블록 |
| spanning tree | 스패닝 트리 |
| sparse | 희박한 |
| specific | 특정의 |
| square | 제곱, 사각형 |
| stage | 단계 |
| standard cell | 표준셀 |
| successive (over)relaxation | 연속적인 이완 |
| switchbox | 스위치박스 |
| tapeout (of a chip) | 테이프-아웃 |
| target | 목표 |
| technology node | 테크놀러지 노드 |
| termination | 종료 |
| thickness | 두께 |
| timing slack | 타이밍 여유분 |
| timing-driven placement/routing | 타이밍 주도의 배치/배선 |
| top-down | 하향식 |
| total length | 총 길이 |
| tradeoff | 균형, 상반관계 |
| transition time | 천이시간 |
| traversal | 순회 |
| trial placement/routing | 배치/배선 시도 |
| try | 시도(하다) |
| uniform | 균일한 |
| undirected graph | 무방향 그래프 |
| unroll | 펼치다 |
| update | 수정하다 |
| upstream | 선행 |
| variable die | 가변 다이 |
| via | 비아 |
| violation | 위반 |
| voltage | 전압 |
| wafer | 웨이퍼 |
| width | 너비 |
| VLSI (very-large system integration) | 초대규모집적회로 |
| VDD | 양극 공급전압 |
| VSS | VSS, 음극 공급전압, 그라운드 |
| yield | 수율 |
| ZSA (zero-slack algorithm) | 제로-슬랙 알고리즘 |
| ZST (zero-skew tree) | 제로-스큐 트리 |
