Difference between revisions of "German"
From EDA Glossary
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Revision as of 10:20, 31 July 2013
Johann Knechtel <johann.knechtel(a)ifte.de>
| English terms | Übersetzung (deutscher Begriff, Beschreibung) |
|---|---|
| acceptance criterion | Akzeptanzkriterium |
| actual arrival time (AAT) | Tatsächliche Ankunftszeit |
| adjacent | Angrenzend |
| admissible function | Zulässige Funktion |
| alignment | Ausrichtung |
| aspect ratio | Seitenverhältnis |
| ASIC (application-specific integrated circuit) | Anwendungsspezifischer integrierter Schaltkreis |
| bidirectional | Bidirektional / ungerichtet |
| big-oh | O-Notation |
| bipartite graph | Bipartiter Graph / zweiteiliger Graph |
| bottleneck | Flaschenhals / Engpass |
| bottom-up | Bottom-Up, Entwurfsparadigma: von unten nach oben / von Konkret zu Abstrakt |
| bounding box | Umspannendes Rechteck |
| breadth-first search (BFS) | Suche erfolgt in der Breite, d.h. alle Elemente werden in der gleichen Tiefe indiziert |
| buffer insertion, buffering | Einsetzen von Verstärkern zur Erhöhung der Treiberleistung |
| capacitive load | Kapazitive Last |
| capacity | Kapazität |
| capacitance (capacitive) shielding | Kapazitive Schirmung / Schirmung vor kapazitiven Einflüssen |
| channel | Kanal |
| chip die | Halbleiterträger eines Integrierten Schaltkreises |
| clique | Clique, vollständiger (Teil-)Graph mit einer gegebenen Anzahl von Knoten |
| clock cycle, period | Taktzyklus / -periode |
| clock tree | Taktnetz / -baum |
| clock skew | Taktversatz (zwischen zwei synchronen Schaltungselementen) |
| CMOS (complementary metal oxide semiconductor) | Komplementäre MOS Technik/ Komplementärer Metall-Oxid- Halbleiter |
| combinational circuit | Kombinatorischer Schaltkreise (ohne Speicherelemente) |
| combinatorial optimization | kombinatorische (diskrete) Optimierung / Schaltungsoptimierung |
| Communication | Kommunikation |
| conditioning number | Konditionszahl / Maß für die Abhängigkeit einer Problemlösung von der (ungünstigsten) Störung der Eingangsdaten |
| conductor | Leiter |
| congestion | Überlastung |
| Congestion-driven | Überlastungsgesteuert |
| conjugate gradients | Konjugierte Gradienten (mathematisches Verfahren) |
| Constraint | Randbedingung / Vorgabe |
| converter | Wandler / Konverter |
| convex | Konvex |
| correction | Korrektur / Berichtigung / Verbesserung |
| coupling capacitance | Koppelkapazität |
| critical | Kritisch |
| crosstalk noise | Rauschen durch (Signal-)Überlagerung |
| current | Strom |
| curve | Kurve / Biegung |
| data point (in a data set) | Datenpunkt (in einem Datensatz) |
| delay budgeting | Verzögerungsplanung |
| delay (fall delay / rise delay) | Verzögerung (Abfallverzögerung / Anstiegsverzögerung) |
| density | Dichte |
| depth-first search (DFS) | Suche erfolgt in die Tiefe, d.h. es werden Elemente mit ständig wachsender Tiefe indiziert |
| derivative | Abgeleitet / Ableitung / Derivat |
| design flow | Entwurfsprozess |
| design productivity crisis | Entwurfsproduktivitätskrise |
| design rule | Entwurfsregel |
| diamond | Rhombus |
| die | Unverpackter Siliziumchip / Chip mit integrierter Schaltung (bezogen auf das Herstellungsverfahren von Halbleitern) |
| digital | Digital |
| directed graph | Gerichteter Graph |
| distribution | Verteilung |
| detour | (Verdrahtungs-)Umweg |
| driver | Treiber(-Stufe) |
| diven (sink, pin) | Senke, Pin (Kontakt) |
| dogleg | Knick (eines Verdrahtungsweges) |
| downsizing | Reduzierung / Skalierung |
| downstream | Unterhalb / nachfolgend |
| EDA (electronic design automation) | Entwurfsautomatisierung in der Elektrotechnik (EDA) |
| edge | Kante |
| embedding | Eingebettet / einbetten |
| engine | Komponente des CAD-Systems, welches einem gemeinsam Ziel dient ("Motor") |
| estimate | Auswerten, beurteilen, Einschätzen |
| evenly | Gleichmäßig |
| evidence | Beweis |
| excessive | Übermäßig |
| exhaustive enumeration | Erschöpfende / vollständige Aufzählung (Vollständige Suche) |
| gain | Gewinn, Nutzen |
| gate | (Logik-)Gatter |
| gate array | Gate-Arrays (regelmäßige Anordnung von Gattern, welche per Verdrahtung in spezifische Schaltkreise überführt werden) |
| gate sizing | Skalierung von Gattern |
| ground | Erdung |
| fab, fabrication | Herstellung |
| fake | Fälschung |
| Fan-in | Maximale Anzahl logischer Eingänge, die einen Baustein antreiben |
| Fan-out | Maximale Anzahl logischer Bausteine, die per Ausgang angetrieben werden können |
| feedthrough cell | Durchgangszelle |
| fixed die | Chip mit fester Größe / Position |
| Flip-flop | Bistabiles Kippglied; umgangssprachlich meist für Flankengesteuertes Flipflop |
| floorplanning | Floorplanning |
| floorplan sizing | Festlegung der Außenform der Topzelle und Festlegung der einzelnen Blockformen und -abmessungen |
| flow | Fluss / Entwurfsfluss |
| Force-directed | Kräftebasiert / Kraft-gerichtet |
| FIFO (first-in first-out) | FIFO-Verfahren / Datenhaltung in Warteschlange |
| FPGA (field-programmable gate array), PLD (programmable logic device) | (Im Anwendungsfeld) Programmierbare Gatter-Matrix von Logikbausteinen |
| full-chip routing | Verdrahtung des gesamten Chips |
| grid | Netz/Gitter/Raster |
| hard block | Module mit festen Größen, Abmessungen |
| hardware | Hardware |
| height | Höhe |
| hill-climbing (an optimization approach) | Bergsteigen (Ansatz zur Optimierung von nichtkonvexen Funktionen) / Hill-Climbing |
| hold constraints | Randbedingung bzgl. der Haltedauer / Gültigkeit von Signalen |
| HPWL | Verdrahtungslänge, nach dem halben Umfang des umspannenden Rechtecks des Netzes |
| IC layout | Layout, eine geometrische Darstellung („Geometrie“) eines integrierten Schaltkreises |
| inaccuracy | Ungenauigkeit / Fehler |
| increase | Erhöhen / steigern |
| intersect | Überschneiden |
| insulator | Isolator |
| interconnect | Verbindungen |
| intrinsic delay | Verzögerungszeit einer Zelle / eines Gatters |
| ITRS (the International Technology Roadmap for Semiconductors) | Internationale Roadmap für Halbleitertechnik |
| layer assignment (for a route) | Zuweisung von Verdrahtungsebenen (für ein Netz) |
| layout optimizations | Optimierung des physikalischen Entwurfs / Layout-Optimierung |
| latch | Zustandsgesteuertes Flipflop |
| layout | Layout / physikalischer Entwurf |
| leakage | Leckstrom |
| length | Länge |
| light | Leicht |
| lock | Fixieren |
| longest path | Längster Pfad |
| lookup table | Umsetzungs- / Referenz-Tabelle |
| loop | Zyklus (im Programm, eines iterativen Verfahrens) |
| Manhattan distance, L1-distance | L1-Norm-Distanz / Distanz innerhalb der Manhattan Metrik |
| mask (photomask) | Maske (Photomaske) |
| mask generation | Maskenerstellung |
| matching | Abgleich/Angleichen/Abstimmung |
| merge | Vereinen, zusammenfügen, verschmelzen, fusionieren |
| mesh | Netz |
| method of means and medians | Methode der Mittelwerte und Mediane |
| min-cut placement | Min-Cut-Platzierung |
| minimum least squares | Methode der kleinsten Quadrate |
| move-based optimization | Rundenbasierte / iterative Optimierung |
| move gain | Iterationsgewinn |
| multistage optimization | Schrittweise Optimierung / Mehrstufige Optimierung |
| negligible | Vernachlässigbar |
| negotiated congestion routing | Verdrahtungs-Verfahren zur Berücksichtigung von bedingten Engpässen (Kanäle, Regionen, etc.), „Auktion“- Verdrahtung |
| netlist | Netzliste (logische Schaltungsbeschreibung) |
| netlist restructuring | Umstrukturierung der Netzliste / Umstrukturierungsregelung |
| network | Netzwerk, Gitterschema |
| noise | Rauschen |
| nonintersecting routes | Disjunkte Routen / nichtüberschneidende Verbindungen |
| nonoverlapping blocks | Nicht-überlappende Blöcke |
| nonslicing floorplan | Nicht-geschnittener Floorplan |
| nonuniform | Uneinheitlich |
| offset | Offset / Versatz |
| ordering | Reihenfolge / Abfolge / Ordnung |
| overlap | Überlappung / Überschneidung |
| over-the-cell routing | Verdrahtung über die Gattern hinweg |
| pad | Kontaktfeld (auf Chip) |
| partial derivative | Partielle Ableitung |
| pass (in algorithms) | Durchlauf (von Algorithmen) |
| path | Pfad |
| pattern | Struktur |
| pattern routing | Raster-Verdrahtung |
| partition | Partition/ Teilung |
| PCB (printed circuit board) | Leiterplatte |
| performance constraints | Performance-/ Leistungsvorgaben |
| performance optimization | Performance-/ Leistungsoptimierung |
| per-unit resistance (capacitance) | Hilfsmaßeinheit Per-Unit, relative Größenangabe, für Widerstand oder Kapazität |
| pin | Elektrischer Anschluss einer Zelle bzw. Eines Bauelements |
| pin assignment | Pinzuordnung |
| pin ordering | Pinreihenfolge |
| placement | Platzierung |
| primary inputs (outputs) | Primäre Eingangs-(Ausgangs-)kontakte |
| pole | Pol |
| polygon | Polygon |
| power | Leistung / Energie |
| power consumption | Energieverbrauch / Leistungsaufnahme |
| power network | Energieversorgungsnetz |
| process variation | Schwankungen im Herstellungsprozess (d.h. Streuparameter) |
| proximity | Nähe |
| queue | Reihe / Schlange |
| rectangle | Rechteck |
| reduce | Reduzieren |
| refinement of a clustered graph (different from partition refinement) | Verfeinerung eines Gruppierten Graphs (abweichend von
Partitionsverfeinerung) |
| remove | Entfernen |
| restructuring | Umstrukturierung |
| repeater | Wiederholer, Repeater (Buffer, Verstärker, etc.) |
| required arrival time (RAT) | Benötigte / geforderte Ankunftszeit |
| reset | Neustart |
| resistance | Widerstand |
| resolution enhancement technique (RET) | Methoden zur Auflösungsverbesserung bei Strukturen unterhalb der Lichtwellenlänge |
| rip-up and reroute | Verdrahtungsverfahren welches (ohne Betrachtung der vorherigen Reihenfolge) die Verdrahtung bzgl. Blockierungen untersucht und partiell neu verlegt |
| routing | Verdrahtung |
| routing congestion | Verdrahtungsüberlastung |
| routing pitch | Abstand von Verdrahtungsbahnen |
| routing track | Verdrahtungsbahn |
| row-based layout | Reihenbasiertes Schaltungs-Layout |
| runtime | Betriebszeit |
| scale | Dimension des Problems |
| schedule | Zeitplan |
| segment | Segment |
| semiconductor wafer | Halbleiter (Silizium- )Wafer |
| sequential circuit | Reihenschaltung ( Schaltung mit Speicherelementen) |
| set | Menge |
| setup constraints | Aufbauvorgaben / -randbedingungen |
| shallow | Oberflächlich |
| shape | Form (z.B. das Verhältnis eines Rechtecks) |
| Short-circuit | Kurzschluss |
| shortest-path tree | Minimaler Baum |
| signal net | Signalnetz |
| signal integrity | Signalintegrität |
| signoff | Ablieferung / Abnahme des Projekts |
| skew | Zeitdifferenz zwischen Ereignissen, welche simultan seien sollten |
| slew rate | Umschaltvorgang / -dauer eines Signals, Schaltgeschwindigkeit (z.B. in Volt/ns) |
| slicing floorplan | Geschnittener Floorplan |
| simulated annealing | Simulated-Annealing-Algorithmus („Simulierte Abkühlung“) |
| single-trunk tree | (Verdrahtungs-)Baum mit einem Hauptstamm |
| sizing | Skalierung |
| snaking | Verlängerung von Verdrahtungswegen mittels Windungen, wiederholten Biegungen („Schlängellinien“) |
| soft block | Module mit fester Größe / Fläche bei veränderbaren Abmessungen |
| spanning tree | Spannbaum |
| sparse | Dünn / spärlich |
| specific | Spezifisch |
| square | Quadratisch |
| stage | Phase / Stufe |
| standard cell | Standardzelle |
| successive (over)relaxation | Splitting-Verfahren, iterative Verfahren zum Lösen linearer Gleichungssysteme |
| switchbox | Verdrahtungs- / Kreuzungsbereich von horizontalen und vertikalen (Verdrahtungs-)Kanälen |
| tapeout (of a chip) | Übergabe der Geometriedaten an die Fertigung |
| target | Ziel |
| technology node | Technologieknoten |
| termination | Abschluss / Abbruch / Terminierung |
| thickness | Dicke |
| timing slack | Schlupfvariable (für die Taktung) |
| timing-driven placement/routing | Platzierung / Verdrahtung unter Berücksichtigung von (maximaler) Signalverzögerung |
| Top-down | Top-down, Entwurfsparadigma: von oben nach unten / von Abstrakt zu Konkret |
| total length | Gesamtlänge |
| tradeoff | Kompromiss |
| transition time | Umschaltzeit |
| traversal | Traversierung, Durchgang |
| trial placement/routing | Versuchsbasierte, Vorläufige Platzierung / Verdrahtung |
| try | Versuch |
| uniform | Einheitlich |
| undirected graph | Ungerichteter Graph |
| unroll | Erweitern |
| update | Aktualisierung / Berichtigung |
| upstream | Flussaufwärts |
| variable die | Variabler Chip / Chip unbekannter Größe |
| via | Durchkontaktierung zur Verbindung von Leiterbahnen auf verschiedenen Materialebenen |
| violation | Verletzung / Nichteinhaltung |
| voltage | Spannung |
| wafer | Siliziumscheibe |
| width | Breite |
| VLSI (very-large system integration) | Hochintegrierter Schaltkreis |
| VDD | Stromversorgung |
| VSS | Masse / Ground |
| yield | Ausbeute (Verhältnis nutzbarer Schaltkreis zu gesamten Schaltkreisen eines Wafers) |
| ZSA (zero-slack algorithm) | Verfahren zur Bestimmung von Schlupfvariablen für Netze (bzgl. des Taktes), sodass Verzögerungs- / Taktungskriterien erfüllt sind und größtmögliche Freiheit der Schlupfvariablen gegeben ist |
| ZST (zero-skew tree) | Taktbaum ohne asymmetrische Verzögerungen, d.h., Schlupfvariablen sind gleichförmig verteilt |
